Во последниве години, со брзиот развој на компјутери, дигитални мрежи и телевизиски технологии, побарувачката на луѓето за висококвалитетни телевизиски слики продолжи да се зголемува, а радио-телевизиската индустрија во мојата земја доживеа брз развој и брз развој. Дигиталното ТВ сателитско емитување, кое беше лансирано пред четири години, сега формираше значителен обем. Дигитално снимање видео, дигитални специјални ефекти, системи за нелинеарно уредување, виртуелни студија, возила за дигитално емитување, низи на мрежни хард дискови и роботски дигитални системи за репродукција последователно влегоа во видео надзор и провинциски и општински ТВ станици. Стандардната дигитална ТВ SDTV/HDTV со висока резолуција е наведена како главен национален проект за научно-истражувачка индустрија, а пилот-емитувањето е извршено на Централната кула за радио и телевизија. Во моментов, интензивно се промовира продукцијата на дигиталната телевизиска програма на мојата земја и копненото емитување на дигитална телевизија, а „Единаесеттиот петгодишен план“ ќе биде подготвителен период за целокупната промена на дигиталната телевизија на мојата земја и важна фаза од транзицијата на радиодифузниот и телевизискиот систем од аналоген до дигитален.
Овој дизајн е дизајниран да се справи со овој тренд и да ја задоволи огромната побарувачка на пазарот за оптичка опрема за пренос на дигитален видео сигнал со повеќе канали ASI/SDI. Тоа е оптичка опрема за пренос што користи технологија за мултиплексирање на временска поделба за истовремено пренесување на два дигитални видео сигнали ASI/SDI во оптичко влакно. Овој дизајн може да постави солидна основа за развој на побрза асинхрона опрема за оптички пренос на дигитален сигнал во иднина.
1. План за имплементација на системот
Серискиот сигнал ASI/SDI се преобликува со колото за изедначување и се претвора во збир на диференцијални сигнали; тогаш часовникот во сигналот се извлекува преку колото за обновување на часовникот за употреба при следното декодирање и синхронизација на сигналот; по минување низ колото за декодирање, Серискиот сигнал со голема брзина се трансформира во паралелен сигнал со мала брзина за да се подготви за следниот процес на електрично мултиплексирање; конечно, асинхрониот сигнал се синхронизира со локалниот електричен часовник за мултиплексирање преку прилагодување на колото FIFO, со што се реализира локалното електрично мултиплексирање; Потоа се пренесува на примачкиот крај преку електрична/оптичка конверзија на оптичкиот модул. По приемот на сигналот, приемниот крај поминува низ серија инверзни кола за конверзија за да го врати оригиналниот сериски сигнал ASI/SDI за да го заврши целиот процес на пренос.
Во овој дизајн, електричната технологија за мултиплексирање на сигналите ASI/SDI е клучот за целата техничка врска. Бидејќи стапката на сигнал ASI/SDI потребна за мултиплексирање моќност во проектот е многу висока, стандардната стапка достигнува 270Mbit/s, и не е мултиплексирање на хомолошки сигнали, тешко и неекономично е директно мултиплексирање на сигналот, и треба да се обнови прво. Часовникот на секој сигнал го претвора серискиот сигнал со голема брзина во паралелен сигнал со мала брзина, а потоа го прилагодува темпото на секој сигнал преку колото за чипови FIFO за да постигне синхронизација со локалниот часовник, а потоа мултиплексира двата електрични сигнали преку програмибилниот чип, А потоа реализирајте го времето поделба мултиплекс пренос. Само по оваа серија процедури за обработка на сигнал, може да се реализира непречен процес на демултиплексирање на крајот на приемот, што е и главната техничка точка на дизајнот.
Покрај тоа, заклучувањето на електричното мултиплексирање е исто така проблем. Колку повеќе канали за сигнали, толку е поголема брзината, толку е потешко да се заклучи и колку се повисоки техничките барања за изгледот на плочата за ПХБ. Овој проблем може многу добро да се реши преку разни третмани како што е разумно поставување на разни компоненти и научно филтрирање на нередот.
2. Хардверско коло
Во овој дизајн, главната употреба е најновиот моќен и стабилен дигитален видео чипсет од National Semiconductor. Чипот за декодирање и сериска/паралелна конверзија е CLC011; кодот за кодирање и паралелна/сериска конверзија е CLC020; чипот за обновување на часовникот е LMH0046; адаптивниот чип за изедначување на кабелот е CLC014; CPLD чипот е LC4256V од LATTICE; чипот FIFO е IDT72V2105 од IDT.
Делот за изедначување на процесот на обработка на колото е прикажан на слика 2. Од сликата 2 може да се види дека серискиот сигнал со еднократен влез ASI/SDI се преобликува откако ќе помине низ колото за изедначување и се претвора во збир на диференцијални сигнали, што е подготвен за последователен процес на наплата на часовникот. По поминувањето на колото за изедначување, квалитетот на сигналот е значително подобрен, а брановите форми на влезниот и излезниот сигнал се споредуваат како што е прикажано на слика 3.
Слика 2 Балансирање на дел од процесот на обработка на колото
Слика 3 Споредба на бранова форма на коло за изедначување
Делот за обновување на часовникот од процесот на обработка на колото е прикажан на слика 4. Од слика 4 може да се види дека режимот на работа на чипот е правилно поставен, локален часовник е обезбеден за 27М за да се користи чипот за обновување на часовникот, избалансиран висок -брзински диференцијален сигнал се внесува во чипот, а серискиот сигнал се обновува откако ќе се обработи чипот Сигналот на часовникот во него се користи со следниот декодирачки дел од колото. Во исто време, чипот може да поддржи и обновување на часовникот за сигнали со висока резолуција.
Слика 4 Часовник за обновување дел од процесот на обработка на колото
Процесот на декодирање на дел од колото е прикажан на слика 5. Може да се види од слика 5 дека серискиот часовник и сериските податоци обновени од чипот за обновување на часовникот се внесуваат во чипот за декодирање, по сериска/паралелна конверзија, 10-битна се излегуваат паралелни податоци и паралелен часовник 27М за да се подготви часовникот за следното коло на FIFO Прилагодете ја употребата. Временскиот дијаграм на сигналите во секој режим на работа е прикажан на слика 6.
Слика 5 Декодирање на дел од процесот на обработка на колото
Слика 6 Дијаграм за време на сигнали за секој режим
Делот FIFO од процесот на обработка на колото е прикажан на слика 7. Меѓу нив, часовникот за читање користи паралелен часовник 27М обновен од колото за кодирање, а часовникот за запишување го користи локалниот часовник од 27М. 10-битниот паралелен сигнал што минува низ FIFO се синхронизира со локалниот часовник преку прилагодување за да се подготви за последователниот влез во CPLD за електрично мултиплексирање. Електричната процедура за мултиплексирање на CPLD е следнава, меѓу кои 2BP-S е процедурата за мултиплексирање, а 2BS-P е постапката за демултиплексирање.
Слика 7 FIFO дел од процесот на обработка на колото
Архитектура ШЕМАТИЧКА на 2BP-S е
СИГНАЛ gnd: std_logic: = '0';
СИГНАЛ vcc: std_logic: = '1';
Сигнал N_25: std_logic;
Сигнал N_12: std_logic;
Сигнал N_13: std_logic;
Сигнал N_15: std_logic;
Сигнал N_16: std_logic;
Сигнал N_17: std_logic;
Сигнал N_21: std_logic;
Сигнал N_22: std_logic;
Сигнал N_23: std_logic;
Сигнал N_24: std_logic;
Започнете
I30: Карта на порта G_D (CLK => N_25, D => N_13, Q => N_22);
I29: Карта на порта G_D (CLK => N_25, D => N_16, Q => N_23);
I34: Карта на порта G_OUTPUT (I => N_22, O => Q0);
I33: Карта на порта G_OUTPUT (I => N_23, O => Q1);
I2: Карта на порта G_INPUT (I => CLK, O => N_25);
I7: Карта на порта G_INPUT (I => A, O => N_12);
I8: Карта на порта G_INPUT (I => LD, O => N_21);
I6: Карта на порта G_INPUT (I => B, O => N_15);
I12: Карта на порта G_2OR (A => N_17, B => N_24, Y => N_16);
I16: Карта на порта G_2AND1 (AN => N_21, B => N_22, Y => N_24);
I21: Карта на порта G_2AND (A => N_21, B => N_12, Y => N_13);
I20: Карта на порта G_2AND (A => N_21, B => N_15, Y => N_17);
Крај ШЕМАТСКИ;
Архитектура ШЕМАТИЧКА на 2BS-P е
СИГНАЛ gnd: std_logic: = '0';
СИГНАЛ vcc: std_logic: = '1';
Сигнал N_5: std_logic;
Сигнал N_1: std_logic;
Сигнал N_3: std_logic;
Сигнал N_4: std_logic;
Започнете
I8: Карта на порта G_OUTPUT (I => N_4, O => Q0);
I1: Карта на порта G_OUTPUT (I => N_5, O => Q1);
I2: Карта на порта G_INPUT (I => CLK, O => N_3);
I3: Карта на порта G_INPUT (I => SIN, O => N_1);
I7: Карта на порта G_D (CLK => N_3, D => N_4, Q => N_5);
I4: Карта на порта G_D (CLK => N_3, D => N_1, Q => N_4);
Крај ШЕМАТСКИ;
Делот за кодирање на процесот на обработка на колото е прикажан на слика 8. По добивањето на податоците, примачкиот оптички модул ги обновува паралелните податоци и синхрони часовник преку програмата за демултиплексирање на CPLD, а потоа го обновува оригиналниот сериски сигнал со голема брзина преку код за кодирање чип, кој конечно се емитува од уредот за пренос откако ќе се вози од чипот за возачот на кабли. Завршете го целиот процес на пренос. Меѓу нив, низата сигнали на делот за кодирање коло е прикажана на слика 9.
Слика 8 Кодирајте дел од процесот на обработка на колото
Слика 9 Дијаграм за временско сигнализирање на колото за кодирање
3. завршни забелешки
Дизајнот на асинхрони асинхрони ASI/SDI сигнали за електрична мултиплексирање оптичка опрема за пренос користи најнова технологија за електрична мултиплексирање/демултиплексирање на сигналот ASI/SDI, која може да го реализира времето на мултиплексирање пренос на два сигнали, заменувајќи го претходното мултиплексирање на бранови поделба -заснован на повеќеканален асинхрон режим на пренос на сигнал во голема мера ги зачувува трошоците за производство и дополнително ја подобрува конкурентноста на производите на пазарот.
Нашите други производи:
